24170

COM3 133

دكتري

مهندسي كامپيوتر - معماري سيستمهاي كامپيوتر

مهندسي كامپيوتر

1403/06/27

174 ص.

محمدرضا رشادي نژاد

منطق برگشت پذير , محاسبات كوانتومي , مدارهاي كوانتومي , تاخير كوانتومي , جمع كننده انتخاب رقم نقلي كوانتومي , واحد محاسبه و منطق كوانتومي , مدارهاي مبتني بر مجموعه¬ي Clifford + T , تحمل پذيري خطاي عدم انسجام

يكي از محبوب¬ترين مدل¬هاي پردازش كوانتومي محاسبات مبتني بر مدارهاي كوانتومي برگشت¬پذير است. اين مدارها در انواع كاربردهاي پردازش كوانتومي ايفاي نقش مي¬كنند. با اين حال، به شدت مستعد خطا و در معرض استفاده از منابع فيزيكي محدود مانند كيوبيت¬ها و دروازه¬هاي كوانتومي مي-باشند. مهمترين نوع خطا در اين مدارها، خطاي عدم انسجام است كه موجب از دست¬ رفتن اطلاعات كيوبيت¬ها در طي زمان مي¬شود. با افزايش تعداد كيوبيت¬ها و لايه¬هاي محاسباتي اين مشكلات تشديد مي¬شوند. لذا، افزايش سرعت، كاهش تعداد كيوبيت¬ها، و اعمال روش¬هاي تحمل¬پذيري ¬خطا از چالش¬هاي كليدي طراحي اين مدارها هستند. جمع¬كننده و واحد محاسبه و منطق، مدارهاي پايه پردازنده¬هاي كوانتومي مي¬باشند. در بيشتر نمونه هاي موجود، تمركز طراحي بر روي معيار هزينه¬ي كوانتومي، تعداد ورودي¬هاي ثابت و خروجي¬هاي بلا استفاده قرار گرفته، درحالي كه به كاهش تاخير، كاهش كيوبيت¬ها و افزايش قابليت تحمل¬پذيري خطا توجه چنداني نشده¬ است. اين رساله، در دو بخش ارائه مي¬گردد. بخش اول، به طراحي 5 مدار جمع¬كننده¬ي كوانتومي انتخاب رقم نقلي با تمركز بر كاهش تاخير كوانتومي در حين حفظ مصالحه با ديگر پارامترهاي مهم نظير هزينه¬هاي كوانتومي اختصاص دارد. ساختار انتخاب رقم نقلي، ساختاري پرسرعت و قابل تعميم در پردازش¬هاي كوانتومي است كه تا به امروز توجه چنداني به آن نشده ¬است. در بخش دوم، تمركز رساله بر روي طراحي يك مدار جامع محاسبه و منطق كوانتومي قرار مي¬گيرد. ابتدا سه مدار تمام جمع-كننده/تفريق¬كننده¬ي كنترلي كوانتومي جديد ارائه شده ¬است. سپس يك واحد حسابي و منطقي برگشت¬پذير كوانتومي با قابليت مقياس¬پذيري با استفاده از جمع¬كننده/تفريق¬كننده¬ي پيشنهادي ارائه مي¬شود. از هر دو روش حفظ توازن و پياده¬سازي مبتني بر مجموعه دروازه¬هاي Clifford + T به عنوان روش¬هاي تحمل¬پذيري ¬خطا در اين مدارها استفاده شده ¬است. كاهش تعداد و عمق دروازه¬هاي T در حين افزايش تعداد عمليات، كاهش تاخير، هزينه كوانتومي و تعداد كيوبيت ها از اهداف اصلي اين بخش است. مدارهاي پيشنهادي در ابزار¬هايQiskit و Quirk شبيه¬سازي شده و نتايج، صحت عملكرد آن¬ها را تاييد مي¬كند. اين رساله، تاخير جمع¬كننده كوانتومي را به طور ميانگين 83% براي اندازه¬هاي 16، تا 128 كيوبيتي نسبت به طرح¬هاي پيشين با ارائه¬ي¬¬ هزينه¬هاي كوانتومي قابل قبول كاهش مي¬دهد،. مدار جمع¬كننده/ تفريق¬كننده پيشنهادي به طور متوسط 64% و 43% و مدار واحد محاسبه و منطق پيشنهادي به طور متوسط 38% و 27% بهبود در تعداد و عمق T نسبت به همتايان خود حاصل نموده است.

Reversible logic , Quantum Computing , Quantum Circuits , Quantum Delay , Quantum Carry select Adder , Quantum Arithmetic and logic Unit , Clifford + T Circuits , Decoherence Fault Tolerance

A Cost Efficient, High Performance Arithmetic Circuit Design for Quantum Computing Systems

مهندسي معماري كامپيوتر

One of the most popular and compatible quantum computing models is computation based on reversible quantum circuits. These circuits are used in various applications of quantum computing systems. However, they are strongly error-prone and subject to limited physical resources such as qubits and quantum gates. The number of qubits is limited in todays’ quantum processors due to its unstable quantum state and undesired influence received from the environment. The most important and common type of error in quantum circuits is decoherence, which causes qubit states to be collapsed over time. With the increase in the number of qubits and computing layers, these problems are aggravated. Therefore, increasing the speed, reducing the number of qubits, and applying fault tolerance methods are among the key challenges of designing quantum circuits. Adder and arithmetic and logic unit are the basic blocks of quantum processors. In most of the existing research works, the focus of theses circuits design is on the quantum cost, the number of ancilla, and garbage, while reducing the quantum delay, the number of qubits and applying different fault tolerance methods has not been paid much attention. This thesis is presented in two parts. The first is dedicated to the design of 5 new quantum carry select adders with a focus on reducing the quantum delay while maintaining a tradeoff with other parameters such as quantum cost. The carry select method is a high-speed structure, capable to be applied and generalized in quantum computers, which has not been paid attention to, in previous works. In the second part, the focus of the thesis is on the design of a comprehensive quantum circuit of arithmetic and logic unit. First, three new quantum full adder/subtractor circuits are presented. Then, a reversible quantum arithmetic and logic unit with scalability is presented using them. Both parity preservation and implementation based on the Clifford + T gates methods are used as fault tolerance alternatives in the proposed circuits. Reducing the number of T and the depth of T gates, while increasing the number of operations, reducing delay and quantum cost, and the number of qubits is the main goals of this section. The proposed circuits are simulated in Qiskit and Quirk tools and the results confirm their correct functionality. This thesis reduces the proposed quantum adder delay by 83% on average for different sizes from 16 to 128 qubits compared to previous designs, while it provides acceptable quantum costs in all cases. The proposed adder/subtractor circuit has achieved an average of 64% and 43% and the proposed arithmetic and logic unit has achieved an average of 38% and 27% improvement in T-count and T-depth compared to their counterparts, respectively.

6